Verilog ir aparatūras apraksta valoda (HDL). Tā ir valoda, ko izmanto, lai aprakstītu digitālo sistēmu, piemēram, tīkla slēdzi, mikroprocesoru, atmiņu vai flip-flop. Mēs varam aprakstīt jebkuru digitālo aparatūru, izmantojot HDL jebkurā līmenī. HDL aprakstītie modeļi ir neatkarīgi no tehnoloģijas, tos ir ļoti viegli izstrādāt un atkļūdot, un tie parasti ir noderīgāki nekā shēmas, īpaši lielām shēmām.
Kas ir Verilog?
Verilog ir HARDWARE DESCRIPTION LANGUAGE (HDL), ko izmanto, lai aprakstītu digitālo sistēmu, piemēram, tīkla slēdzi vai mikroprocesoru vai atmiņu, kas ir flip-flop.
Verilog tika izstrādāts, lai vienkāršotu procesu un padarītu ABL izturīgāku un elastīgāku. Mūsdienās Verilog ir vispopulārākais ABL, ko izmanto un praktizē visā pusvadītāju nozarē.
ABL tika izstrādāta, lai uzlabotu projektēšanas procesu, ļaujot inženieriem aprakstīt vēlamās aparatūras funkcionalitāti un ļaujot automatizācijas rīkiem pārvērst šo darbību faktiskos aparatūras elementos, piemēram, kombinētajos vārtos un secīgā loģikā.
Verilog ir kā jebkura cita aparatūras apraksta valoda. Tas ļauj dizaineriem izstrādāt dizainu vai nu no apakšas uz augšu, vai no augšas uz leju metodoloģijā.
Verilog abstrakcijas līmeņi
Verilog atbalsta dizainu daudzos abstrakcijas līmeņos, piemēram:
- Uzvedības līmenis
- Reģistra-pārsūtīšanas līmenis
- Vārtu līmenis
Uzvedības līmenis
Uzvedības līmenis apraksta sistēmu ar vienlaicīgiem uzvedības algoritmiem. Katrs algoritms ir secīgs, kas nozīmē, ka tas sastāv no izpildītu instrukciju kopas pa vienai. Funkcijas, uzdevumi un bloki ir galvenie elementi. Nav ņemta vērā dizaina strukturālā realizācija.
Reģistrācijas-pārsūtīšanas līmenis
Dizaini, kas izmanto reģistra pārsūtīšanas līmeni, nosaka ķēdes raksturlielumus, izmantojot darbības un datu pārsūtīšanu starp reģistriem.
Mūsdienu RTL koda definīcija ir “Jebkuru kodu, kas ir sintezējams, sauc par RTL kodu”.
Vārtu līmenis
Sistēmas raksturlielumus apraksta loģiskās saites un to laika īpašības loģiskajā līmenī. Visi signāli ir diskrēti signāli. Tiem var būt tikai noteiktas loģiskās vērtības (“0”, “1”, “X”, “Z”).
Izmantojamās darbības ir iepriekš definētas loģiskās primitīvas (pamata vārti). Vārtu līmeņa modelēšana var nebūt pareizā ideja loģikas projektēšanai. Vārtu līmeņa kods tiek ģenerēts, izmantojot tādus rīkus kā sintēzes rīki, un viņa tīklu saraksts tiek izmantots vārtu līmeņa simulācijai un aizmugursistēmai.
Verilog vēsture
- Verilog HDL vēsture aizsākās 1980. gados, kad uzņēmums Gateway Design Automation izstrādāja loģisko simulatoru Verilog-XL un aparatūras apraksta valodu.
- Cadence Design Systems 1989. gadā iegādājās Gateway un līdz ar to arī tiesības uz valodu un simulatoru. 1990. gadā Cadence valodu nodeva publiskajā domēnā ar nolūku, lai tai kļūtu par standarta valodu, kas nav patentēta.
- Verilog HDL tagad uztur bezpeļņas organizācija Accellera, kas izveidota, apvienojoties Open Verilog International (OVI) un VHDL International. OVI uzdevums bija izmantot valodu, izmantojot IEEE standartizācijas procedūru.
- 1995. gada decembrī Verilog HDL kļuva par IEEE Std. 1364-1995. 2001. gadā tika publicēta ievērojami pārskatīta versija: IEEE Std. 1364-2001. 2005. gadā tika veikta turpmāka pārskatīšana, taču tajā tika pievienotas tikai dažas nelielas izmaiņas.
- Accellera ir arī izstrādājusi jaunu standartu SystemVerilog, kas paplašina Verilog.
- SystemVerilog kļuva par IEEE standartu (1800-2005) 2005. gadā.
Kā Verilog ir noderīgs?
Verilog rada abstrakcijas līmeni, kas palīdz paslēpt informāciju par tā ieviešanu un tehnoloģiju.
Piemēram, D flip-flop konstrukcijai būtu nepieciešamas zināšanas par to, kā tranzistori ir jāizkārto, lai sasniegtu pozitīvas malas aktivizētu FF, un kāds pieauguma, krituma un CLK-Q laiks ir nepieciešams, lai vērtību fiksētu starpā. daudz citu uz tehnoloģijām orientētu detaļu.
Jaudas izkliede, laiks un spēja vadīt tīklus un citus flops prasītu arī rūpīgāku izpratni par tranzistora fiziskajām īpašībām.
Verilog palīdz mums koncentrēties uz uzvedību un atstāt pārējo, kas jārisina vēlāk.
Priekšnoteikumi
Pirms Verilog apguves jums ir jābūt pamatzināšanām par VLSI dizaina valodu.
- Jums jāzina, kā darbojas loģiskās diagrammas, Būla algebra, loģiskie vārti, kombinētās un secīgās shēmas, operatori utt.
- Jums jāzina par statiskās laika analīzes koncepcijām, piemēram, iestatīšanas laiku, aizturēšanas laiku, kritisko ceļu, pulksteņa frekvences ierobežojumiem utt.
- ASIC un FPGA pamati un sintēzes un simulācijas koncepcijas.
Auditorija
Mūsu Verilog apmācība ir paredzēta, lai palīdzētu iesācējiem, projektēšanas inženieriem un verifikācijas inženieriem, kuri vēlas iemācīties modelēt digitālās sistēmas Verilog HDL, lai nodrošinātu automātisku sintēzi. Līdz šīs apmācības beigām jūs būsiet ieguvis vidēju zināšanu līmeni Verilog.
Problēma
Mēs garantējam, ka ar Verilog apmācību jūs neatradīsit nekādas problēmas. Bet, ja ir kāda kļūda, lūdzu, ievietojiet jautājumu kontaktu veidlapā.